Ведущий инженер системной верификации CPU IP

О роли

Команда системной верификации высокопроизводительных процессорных ядер и кластеров (CPU IP) приглашает Ведущего инженера

Обязанности

• Владение системной верификацией функционала RISC-V ядра. Понимание его реализации, взаимовлияний и системных взаимодействий.
• Участие в разработке стратегии верификации продукта с курируемым набором фичей.
• Разработка и ревью тест планов.
• Разработка и ревью низкоуровневых тестов на C или Assembler.
• Разработка и ревью требований для имеющихся и новых инструментов верификации, их обоснование, приёмка результата от смежных подразделений, внедрение в процесс верификации.
• Разработка требований для имеющихся и новых инструментов верификации, их обоснование, реализация, внедрение в процесс верификации, ревью требований смежных групп.
• Разработка тестового окружения, скриптов автоматизации запуска тестов.
• Оценка работ по верификации по времени выполнения работ и нахождение компромиссов с учетом имеющихся ресурсов.
• Разработка и ревью документации по кодовой базе тестов, используемым инструментам.
• Отладка тестов в RTL-симуляторе / функциональном симуляторе / прототипе / готовом СнК.
• Запуски регрессионного тестирования.
• Анализ и ревью тестов по своим подсистемам и фичам для улучшения покрытия.
• Нести ответственность за результат тестирования по порученным направлениям.

Требования

• Опыт работы системным верификатором от 5 лет.
• Уверенное знание архитектуры и набора команд любого современного процессора.
• Опыт работы в качестве технического лида.
• Уверенное знание языка C.
• Уверенное знание ассемблера.
• Уверенное знание линкер-скриптов.
• Уверенное знание системы сборки make, либо аналогичной (cmake).
• Опыт использования gcc, gas либо аналогичных тулчейнов llvm clang..
• Уверенное использование отладчиком gdb или аналогичным по функциональности
• Уверенный пользователь Linux (включая cli & shell programming).
• Опыт работы в git.
• Умение читать и писать на скриптовых языках bash, tcl, python.
• Опыт работы с RTL симуляторами.
• Опыт работы с кодовым и функциональным покрытием.
• Опыт работы с золотыми референс моделями.
• Опыт отладки на прототипе FPGA.
• Знание английского языка на уровне чтения технической документации.

Будет плюсом

• Знание SystemVerilog.
• Знание UVM.
• Уверенное знание архитектуры и набора команд RISC-V.
• Уверенное знание ассемблера RISC-V.
• Знание AXI, CHI интерфейсов.

О компании

Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.