Инженер по разработке RTL (Wireless)
YADRO
Удалённо3–5 летМоскваСанкт-ПетербургМинскНижний Новгород ASICFPGARTLVerilogLinuxLTE5GPythonMATLABSimulink
AI-саммари
В департамент процессорных архитектур YADRO нужен инженер для разработки сложных функциональных модулей ASIC на Verilog/SystemVerilog. Требуются опыт RTL от 3 лет, работа с симуляторами и Linux, чтение технической документации на английском. Плюсом будет опыт с блоками помехоустойчивого кодирования и стандартами LTE/5G L1.
Обязанности
- Разработкой сложных функциональных модулей для ASIC на Verilog/SystemVerilog.
Требования
- Опыт разработки RTL от 3 лет.
- Знание Verilog/SystemVerilog.
- Опыт использования RTL симулятора от 3 лет (any vendor).
- Опыт использования Linux.
- Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.
- Опыт работы с системами контроля версий.
Будет плюсом
- Опыт разработки блоков помехоустойчивого кодирования.
- Знание стандартов LTE/5G L1.
- Опыт разработки и имплементации алгоритмов ЦОС.
- Знакомство с методами верификации.
- Опыт использования Python или MATLAB/Simulink.
О компании
Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.
Источник: careers.yadro.com (YADRO) 30 августа 2026