Verification engineer (IP Dev)
YADRO
Удалённо3–5 летМоскваСанкт-ПетербургМинскНижний Новгород ASICRTLVerilogUVMPerlPythonTclBashLinuxAssemblerCI/CDOVMAXIAHBOCPcocotb
AI-саммари
В департамент разработки процессорных архитектур YADRO нужен инженер для функциональной верификации IP-модулей ядер RISC-V и построения системы регрессионного тестирования. Требуются опыт верификации или разработки RTL от 3 лет, знание Verilog/SystemVerilog и скриптовых языков, работа с RTL-симулятором. Плюсом будет опыт с UVM, ASM и CI.
Обязанности
- Функциональной верификацией IP модулей.
- Участвовать в создании системы регрессионного тестирования IP.
Требования
- Опыт верификации и/или разработки RTL от 3 лет.
- Знакомство с архитектурой 1+ современного процессора.
- Уверенный пользователь RTL симулятора (any vendor).
- Хорошее знание Verilog/SystemVerilog.
- Владение скриптовыми языками (perl/python/tcl/shell scripting).
- Уверенный пользователь Linux.
- Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.
Будет плюсом
- Опыт программирования на ASM, С.
- Опыт с системами Continuous Integration.
- Знакомство с OVM/UVM.
- Знакомство с современными SoC интерфейсами (AXI, AHB, OCP).
- Знакомство с cocotb.
О компании
Департамент разработки процессорных архитектур YADRO ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств.
Источник: careers.yadro.com (YADRO) 30 августа 2026